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原理圖設計中要注意的問(wèn)題
日期:【2019-09-28 16:50】 瀏覽次數:【】次

原理圖設計中要有“拿來(lái)主義”,現在的芯片廠(chǎng)家一般都可以提供參考設計的原理圖,所以要盡量的借助這些資源,在充分理解參考設計的基礎上,做一些自己的發(fā)揮。當主要的芯片選定以后,關(guān)鍵的外圍設計包括了電源,時(shí)鐘和芯片間的互連。


電源是保證硬件系統正常工作的基礎,設計中要詳細的分析:系統能夠提供的電源輸入;單板需要產(chǎn)生的電源輸出;各個(gè)電源需要提供的電流大小;電源電路效率;各個(gè)電源能夠允許的波動(dòng)范圍;整個(gè)電源系統需要的上電順序等等。


比如A項目中的網(wǎng)絡(luò )處理器需要1.25V作為核心電壓,要求精度在+5%-?-3%之間,電流需要12A左右,根據這些要求,設計中采用5V的電源輸入,利用Linear的開(kāi)關(guān)電源控制器和IR的MOSFET搭建了合適的電源供應電路,精度要求決定了輸出電容的ESR選擇,并且為防止電流過(guò)大造成的電壓跌落,加入了遠端反饋的功能。


時(shí)鐘電路的實(shí)現要考慮到目標電路的抖動(dòng)等要求,A項目中用到了GE的PHY器件,剛開(kāi)始的時(shí)候使用一個(gè)內部帶鎖相環(huán)的零延時(shí)時(shí)鐘分配芯片提供100MHz時(shí)鐘,結果GE鏈路上出現了丟包,后來(lái)?yè)Q成簡(jiǎn)單的時(shí)鐘Buffer器件就解決了丟包問(wèn)題,分析起來(lái)就是內部的鎖相環(huán)引入了抖動(dòng)。


芯片之間的互連要保證數據的無(wú)誤傳輸,在這方面,高速的差分信號線(xiàn)具有速率高,好布線(xiàn),信號完整性好等特點(diǎn),A項目中的多芯片間互連均采用了高速差分信號線(xiàn),在調試和測試中沒(méi)有出現問(wèn)題。


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